为促进我市集成电路科技创新及产业发展，现面向本市创新主体公开征集2022年度集成电路领域课题。
为促进我市集成电路科技创新及产业发展，现面向本市创新主体公开征集2022年度集成电路领域芯粒方向课题。
2022年度拟在集成电路领域计算芯片、模拟芯片、EDA工具等3个方向开展课题征集，拟支持10个课题，拟安排市财政科技经费4200万元。
围绕芯粒及关键技术，拟支持6个课题，拟安排市财政科技经费4000万元。
课题统一按指南二级标题（如 1.高能效存内计算芯片）的研究方向申报。
课题统一按指南二级标题（如1.高算力Chiplet芯片架构关键技术）的研究方向申报。
2022年度集成电路领域具体指南方向及申报要求如下：
具体指南方向及申报要求如下：
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面向人工智能、车联网等高算力场景的不同需求，研究基于Chiplet的芯片架构关键技术。
面向物联网、移动终端、智能无人系统等场景对高能效计算的需求，针对现有计算架构中“功耗墙”“内存墙”等系列问题，研制基于传统或新型存储器件的存内计算芯片。
研究Chiplet计算范式和计算框架，以及差异化场景的数据流模式，研究面向高算力应用的芯粒架构与芯粒拆分、拼接技术，研究众核处理芯粒的高能效算力分配策略，形成基于Chiplet技术的架构探索工具与中间件，并实现产业化验证和初步商用交付。
研究存内计算单元及其工艺实现，研究新型存内计算架构及系统关键技术，研究核心典型神经网络基于存内计算的优化部署及可重构架构技术，部署面向音频、视频等典型智能处理场景的应用验证。
面向物联网、智能无人系统、自动驾驶等系统中对视觉传感器智能化、小型化、低功耗、低延时等不同需求，研制视觉传感-存储-计算一体化（感存算一体）的高集成度高能效系统级芯片。
研究通用芯粒匹配多场景高算力芯片的灵活性架构设计，研究多芯粒场景下高性能片上总线、片间网络架构及缓存一致性的设计与实现，研究多芯粒场景下的大算力芯粒间互连超低延迟的设计技术，研究先进工艺下高性能通用芯粒多场景量产集成技术，并实现产业化验证及两个以上的商业化应用落地。
研究将智能感知任务在模拟和混合信号域实现传感信号处理的电路技术和软硬件联合优化方法；
完成面向超低功耗、超高速度需求的智能视觉感知场景应用验证。
研究智能处理芯粒计算架构、快速访问内存、芯粒间互联、按需配置等关键技术，研究先进工艺下高性能智能处理芯粒与大算力芯片、多芯粒场景的多种芯粒量产集成技术；
开发可支持Chiplet集成的芯粒，灵活支撑各类“云、边、端”智能化应用场景，并实现产业化验证及两个以上的商业化应用落地。
面向智能制造、测试装备、仪器仪表等应用场景对高精度模拟参数（如电压、电流、温度、压力等）测量的迫切需求，研发高精度ADC芯片。
研究高线性度、低温漂、低噪声、低功耗的ADC芯片设计技术；
研究兼容不同模式和拓扑的互连接口标准，研究基于统一适配于链路层和多种高效物理层的标准Chiplet接口协议，形成适用于不同场景的通用高速接口IP核，完成流片并实现产业化验证及初步商用交付。
研究数字辅助模拟电路设计技术以及高精度器件失配误差校准技术；
研发基于异构芯粒的通信互连网络技术，设计相应的芯粒传输网络IP核。
研究网络的拓扑、传输方式和路由通信协议等关键功能的软硬件实现技术，研究异构芯粒间网络状态监测、配置、控制等协调管理机制，研究系统通信和存储等资源的调度和分配方法，研究芯粒功耗管理技术，研发上层管理算法运行所需要的硬件子系统，完成流片并实现产业化验证及初步商用交付。
面向数据中心、通信及物联网设备高速数据传输对高性能时钟时间同步芯片的迫切需求，研制实现同步授时、高精度时间同步、低抖动任意频率产生等适合各行业时钟时间同步的系统级时钟芯片。
研究面向大算力应用场景的2.5D、3D先进集成关键技术。
研究适用于超大尺寸硅基转接板制造的光罩拼接曝光技术，研究突破高I/O互连密度限制的超细节距布线工艺问题，研究满足芯粒片间互连所需的高密度晶圆级小尺寸异质微凸点制造和热压键合技术，建立满足高集成、高速度、高频率、低延时和多样性等多维需求的Chiplet集成能力，实现产业化验证和初步商用交付。
研究低抖动的时钟抖动滤除锁相环技术、高性能小数分频技术、高精度时间误差检测技术；
面向超高清长距离传输对高速、低功耗数据传输的迫切需求，研制48Gbps传输速率的HDMI2.1规格传输芯片；
研究低功耗超高清视频发送器及超高带宽、自适应均衡视频接收器；
研究低抖动时钟及展频时钟锁相环路技术、基于相位插值的任意小数分频时钟产生技术；
实现面向超高清视频长距离网线及光纤实时双向传输的规模化商用。
面向高性能计算、数据中心等对高密度、低功耗、高可靠数据传输的迫切需求，研发可实现100Gbps及以上传输速率的超高速Serdes芯片。
研究多相位超低抖动时钟产生电路和时钟相位校准技术、接收端均衡技术、高速接口宽带阻抗匹配技术；
与具体的协议层结合形成符合标准的芯片，完成典型场景的应用验证。
面向先进集成电路制造工艺，研发通用参数化版图单元设计软件。
研究通用描述语言的高效语法分析和抽象语法树优化技术，研究虚拟版图单元到目标版图单元的自动生成技术；
研究针对复杂模拟器件的虚拟版图单元可复用高性能函数库；
面向集成电路设计流程中对保障芯片质量的自动测试电路设计EDA工具的迫切需求，研发集成可测试性设计-测试生成-故障诊断一体化的集成电路测试综合EDA工具。
研究同时支持高故障覆盖率与高故障区分率的逻辑电路测试向量生成方法，研究高并行故障仿真技术；
研究同时支持故障测试与故障诊断的可测试性设计方法，研究针对多故障的逻辑电路诊断方法；
完成测试综合EDA工具在国产处理器芯片设计中的应用验证及商业化应用。
面向高端工艺模拟电路寄生参数提取与分析的需求，研发模拟电路寄生参数提取与分析工具平台。
研究支持高端工艺下的各种寄生效应，包括etch效应、CMP效应、raised diffusion结构等对寄生参数的影响；
完成芯片级模拟电路寄生参数提取与分析工具在实际模拟电路芯片设计上的应用验证。
面向多尺度结构先进封装设计的电源完整性分析迫切需求，研发高效高精度电源完整性仿真分析与诊断平台。
研究从厘米级到纳米级的多层超大规模集成电路版图的多个多边形对齐和简化处理技术、场域识别技术；
研究系统级先进封装结构的多尺度结构的网格剖分平台；
实现先进封装电源完整性分析的高效高精度仿真与诊断。
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定额资助，第1-2项课题支持经费为500万元，其他课题支持经费为400万元。
定额资助，第2、3项支持额度为800万元，其他课题为600万元。
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